Alexandre Isoard, Compsys, Lip<\/p>\n
R\u00e9sum\u00e9:<\/strong><\/p>\n \nLes ASIC \u00e9tant de plus en plus co\u00fbteux \u00e0 produire \u00e0 l’heure actuelle, les FPGA deviennent de plus en plus int\u00e9ressants pour les applications n\u00e9cessitant de hautes performances et\/ou un haute r\u00e9activit\u00e9. Cependant, bien que software, les FPGA restent difficiles \u00e0 programmer, \u00e0 d\u00e9bugger et \u00e0 optimiser. <\/p>\n La HLS offre un bon compromis entre performance et facilit\u00e9 de programmation en permettant de programmer un FPGA directement dans un langage plus classique tel que C\/C++ et en rel\u00e9guant la tache d’optimisation au compilateur. Cependant, pour offrir des performances suffisante il est n\u00e9cessaire d’int\u00e9grer des optimisations complexes au compilateur, d’o\u00f9 l’int\u00e9r\u00eat des optimisations issues du monde poly\u00e9drique. <\/p>\n Cet expos\u00e9 pr\u00e9sentera Vivado HLS, d\u00e9velopp\u00e9 par Xilinx, ainsi que quelques-unes des difficult\u00e9s inh\u00e9rentes au mod\u00e8le polyh\u00e9drique qu’il est n\u00e9cessaire de r\u00e9soudre en vue d’une int\u00e9gration dans des outils industriels.\n<\/p><\/blockquote>\n <\/p>\n","protected":false},"excerpt":{"rendered":" High level synthesis @ Xilinx Lundi 4 novembre 2013 Salle des Commissions, au 2\u00e8me \u00e9tage de la Grande Nef, passerelle. Alexandre Isoard, Compsys, Lip R\u00e9sum\u00e9: Les ASIC \u00e9tant de plus en plus co\u00fbteux \u00e0 produire \u00e0 l’heure actuelle, les FPGA … Continue reading