High level synthesis @ Xilinx

Lundi 4 novembre 2013 Salle des Commissions, au 2ème étage de la
Grande Nef, passerelle.

Alexandre Isoard, Compsys, Lip

Résumé:

Les ASIC étant de plus en plus coûteux à produire à l’heure actuelle, les FPGA deviennent de plus en plus intéressants pour les applications nécessitant de hautes performances et/ou un haute réactivité. Cependant, bien que software, les FPGA restent difficiles à programmer, à débugger et à optimiser.

La HLS offre un bon compromis entre performance et facilité de programmation en permettant de programmer un FPGA directement dans un langage plus classique tel que C/C++ et en reléguant la tache d’optimisation au compilateur. Cependant, pour offrir des performances suffisante il est nécessaire d’intégrer des optimisations complexes au compilateur, d’où l’intérêt des optimisations issues du monde polyédrique.

Cet exposé présentera Vivado HLS, développé par Xilinx, ainsi que quelques-unes des difficultés inhérentes au modèle polyhédrique qu’il est nécessaire de résoudre en vue d’une intégration dans des outils industriels.