Journée calcul du LIP sur les FPGA
21 juin 2018
Thème
Le but de la journée est de dresser un petit panorama de l'utilisation des FPGA comme accélérateurs de calcul. Nous souhaitons en particulier avoir un aperçu des techniques et réalisations existantes et notamment aborder les sujets suivants :
- Qu'est-ce qu'un FPGA, quelles ressources de calcul sont disponibles, comment s'intègrentils aux plateformes de calcul traditionnelles ?
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Quels sont les outils de programmation existants, de bas niveau (VHDL, Verilog) ainsi que les langages de synthèse de haut niveau.
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Quelques exemples de mise en oeuvre pratique.
Localisation et inscription
Pour des raisons d'organisation, merci d'indiquer votre participation sur ce doodle avant le lundi 18 juin:
https://evento.renater.fr/survey/participation-a-la-journee-calcul-du-lip-du-21-juin-2018-mw7fgzs4
La journée aura lieu à l'ENS de Lyon, site Monod, dans l'amphithéatre B au 3e étage du batiment M1
Programme
- Matin :
- 9h30-10h15: Florent De Dinechin (INSA de Lyon), Introduction au calcul sur FPGA
- 10h45-11h30: Florent De Dinechin (INSA de Lyon), Les FPGA pour calculer au plus juste
- Après midi :
- 13h-13h45: Steven Derrien (Université de Rennes), Repousser les limites de la conception d’accélérateurs FPGA par la HLS
- 13h45-14h45: Bodgan Pasca (Intel), Matériels et outils proposés par Intel
- 15h15-16h00: Yohann Uguen (INSA de Lyon), Aperçu des outils de synthèse de haut-niveau
- 16h00-16h45: Matthieu Haefele (Maison de la simulation), Portage sur FPGA de Metalwalls, un code de dynamique moléculaire, avec les technologies proposées par la société Maxeler
